Macをセットアップした。
VMware Fusion & CentOS5 & Quartus & ModelSim AE & gcc4.4 & SystemC 2.2 で、SystemVerilogとSystemCが動く環境はできた。
ついでなのでAltera SOC Builderを試してみた。インストールからModelSimを走らせて波形を見るまで一日でできたので、よくできていると思う。パズルのように、AlteraのAvalon Fabricでつなげるのだが、これを理解していないと時間がかかる。ただ、マニュアルでHDL内にインスタンシエーションしシミュレータを流しながらデバッグするよりは遥かに速い。
SystemVerilogとSystemCの始めやすさを単純にセットアップの点からだけ比較すれば、SystemCの方が断然楽だ。Verilog to SystemVerilogとC to SystemCという言語を考えると、もっと複雑になる。例えばアサーションやVMM/OVMといった検証について考えるとSystemVerilogは今までのVerilogとはかなり違ってくる。言語の違いはすぐに飲み込めるし使えるので大したことではなく、問題はツールのセットアップのしやすさなので、この点ではSystemCが断然使いやすい。
なぜソフトウェア言語はフリーで簡単にセットアップできるのに、ハードウェア言語は有料でしかも手間がかかるのだろう？それでお金を儲ける仕組みができてしまっているので、誰かが無償提供してそれを壊さない限り続くのだろう。
何年もハードとソフト間の溝を埋め、平行開発するため、協調検証の方法が両側から進められてきたわけだが、なかなか進まないようだ。SystemVerilog & Cという組み合わせでどこまでできるか見てみたいと思う。
